IP新锐芯耀辉多点破局DDR PHY技术瓶颈

当脉冲信号经过信道时，因为高频衰减和信道反射，会形成一个拖尾的波形，前一个bit的信号会影响将来bit的信号质量。DFE的原理是：判断之前几个bit的信号是1或者0，然后通过加权和反馈相加，减弱前bit信号的拖尾影响，以达到改善当前bit信号质量的目的。相比于CTLE等均衡技术，DFE不会放大噪声信号，因此固态技术协会在JEDEC79-5 规范中正式引入了DFE技术，目的就是为了增强接收端的能力。

图7是常见的4 tap DFE架构，也是JEDEC规范推荐的架构之一。因为DQS的上升沿和下降沿均会采样DQ，所以采样电路分为上下两个数据通路。两个数据通路的4个采样值经过加权系数处理后会反馈到每一个数据通路对应的求和器(∑)，从而减去这4个之前信号对当前信号的ISI影响。这种结构采用了两个求和器，会加大DQ_Buf端的负载。另外4个采样值均需要直接反馈到两个求和器，会使得芯片内部连线比较复杂，影响高速性能。图8是DFE的另一种架构，这种结构通过MUX选择两路数据通路的采样值，并把选择后的值送到求和器进行EQ处理。因为只用到了一个求和器，减小了芯片内部的连线复杂性，最重要的是减小了DQ_Buf端的负载，提升了高速性能。

图7 常见的4-tap DFE架构

图8 另一种常见的4-tap DFE架构

DFE各级tap的加权系数可以通过手动设置，前提条件是要得到信道的参数，这样做不适合产品的大规模量产，因为对不同的产品来说，它的IO特性、信道参数是有随机偏差的，同样的一套设置不能保证每个产品都有最佳的DFE性能。通过自适应训练得到DFE各级tap的系数是目前主流的方式。芯耀辉的DDR PHY提供了一套特殊的固件训练机制，DFE的各级tap的反馈系数可以通过训练快速得到，自适应程度高，可保证每一颗芯片都有更优的DFE性能，有效减小码间串扰和反射造成的影响。

关键技术点四：支持多频点的快速频率切换技术实现低功耗设计

DDR是SoC系统中的功耗大户，如何减小DDR的功耗一直是DDR技术革新的动力和方向之一。最直接的方法就是降低供电电压，而这正是DRAM规范的演进之路。另一方面，从DDR4和LPDDR4开始，DRAM规范定义了POD IO 架构（针对DDR4和DDR5）、LVSTL IO架构（针对LPDDR4和LPDDR5）和数据总线倒置(DBI)技术，能有效地减小IO端的功耗。

以上降低功耗的方法是JEDEC规范限定的技术，芯耀辉还开发出一种动态频率切换技术，能有效降低系统总功耗。该技术在DRAM初始化的时候可以训练多达多个频率点的配置，并保存相关训练结果。当系统确定不需要DRAM工作在高频率时，可以通知DDR控制器，然后DDR控制器会通知DFI，并让DRAM进入自刷新状态，之后频率切换就会自动在DFI和DDR PHY内部进行，频率切换完成之后DDR控制器则会让DRAM退出自刷新，这样DDR就可以切换到一个较低的工作频率，从而降低功耗。相较于同类产品，该技术最大特点是整个过程无需固件接入，在新的频率点无需重新做训练，从而快速稳定地实现频率切换。

总结

未来，市场对DDR PHY的需求持续增长，在先进制程上的需求更加突出。芯耀辉较早切入了基于FinFET工艺的IP开发，通过不断的技术创新，成为目前少数能提供先进制程、优越性能，稳定可靠的DDR PHY的本土企业之一。

百尺竿头，更进一步，芯耀辉人必将以提供高性能的接口类IP，高品质的设计服务为己任，奋发图强，助力携手合作广大芯片设计公司及晶圆代工厂，推出更优秀的产品，助力提升中国芯片产业的发展。

（编辑：辽源站长网）

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